» WEBBOARD

ความคิดเห็นที่1

VHDL สามารถทำเป็นโมดูลแล้วมาเชื่อมต่อเช่นเดียวกับอุปกรณ์ต่างๆ บน Schematic Editor ได้ครับ
ตามปกติเวลาเราคอมไพล์โปรเจ็ค VHDL เรียบร้อยแล้ว ตัว MAX+PLUSII จะสร้าง Symbol สำหรับไฟล์ VHDL ให้เราโดยอัตโนมัติครับ ให้เรียกดูที่เมนู File-> Edit Symbol ขณะที่เปิดไฟล์ VHDL อยู่นะครับ เราก็จะเห็น Symbol ที่เป็นโมดูลของ VHDL ของเรา ซึ่งตัว Symbol จะมีขาอินพุทและเอาท์พุทตามที่เราได้กำหนดไว้ใน VHDL ครับ

ความคิดเห็นที่2

จะเขียนภาษา VHDL ก็ได้ครับ แต่ต้องสร้างfile ใหม่ เพื่อเป็น ตัว main และใช้คำสั่ง component กำหนด ในส่วนของหน่วยหลัดหลัก ก่อน เช่น
libraly ieee;
use ieee.std_logic_1164.all;
entity Main is
port (a,b,c,d :std_logic ;
out_e :std_logic);
end main ;
component and2(ยกตัวอย่าง)
port ( in1,in2 : std_logic ;
output : std_logic );
end component
component or2
port (in1,in2 : std_logic ;
output : std_logic );
end component
คราวนี้จะเข้าสู่ โปรแกรมรอง
architectture Struct of Main (ยกตัวอย่าง)
is
signal int1,int2 : std_logic ;
ใช้คำสั่ง port map ในการรวม วงจร
รูปแบบ label : ชื่อเกจที่ประกาศใน component port map (ขาเกจ1,2,....)
;
เช่น
u1 : and2 port map (a,b,int1(แทนoutput ของ and2ตัวที่1));
u2 : and2 port map (c,d,int2(แทน output and2ตัวที่2));
u3 : or2 port map (int1,int2,out_e);
end struct;
จะได้ out_e = (a and b) or ( c and d)
ถ้า รวม เกจง่ายๆ แนะนำเขียน เป็นเงื่อนไขในรูปแบบธรรมดาดีกว่า ครับ อาจจะงงๆหน่อยถ้าถ้าไม่เข้าใจ อ่านหนังสือแปล VDHLที่มีให้ download บทที่ 3หนะครับ หน้า 3-9 ถึง 3-13