» WEBBOARD

Delay จาก input ไป Output

จากโค้ด
Library ieee;
Use ieee.Std_Logic_1164.All;
Entity lighting is
Port(datain:in Std_logic;
dataout:out Std_Logic
);
End lighting;

Architecture RTL of lighting is
begin
process(datain)
begin
dataout <= datain;
end process;
end RTL;

ผล Sim ออกมาปรากฎว่า dataout จะดีเลย์จาก datain ประมาณ 15 ns น่ะครับ
(ใช้ MAX Plus ||) ผมสงสัยว่าค่านี้มันเป็นค่าปกติรึป่าวครับ
และมี Option ที่ใช้แก้ไขไม่ให้เกิดดีเลย์ได้รึป่าว เพราะดูแล้วมันลายตาครับ

จากคุณ : max ตั้งกระทู้นี้เมื่อ 18:51 [19/11/2006]

ความคิดเห็นที่1

ดีเลย์ที่เกิดขึ้นเนื่องจากในการคอมไพล์ได้มีการนำค่าดีเลย์ของชิปเข้ามาพิจารณาด้วยครับ ซึ่งหากไม่ต้องการผลที่เกิดจากดีเลย์ในตัวชิป ให้ทำดังนี้ครับ
1. เปิดหน้าต่างคอมไพเลอร์ จากเมนู MAX+PLUSII
2. ที่เมนู Processing เลือกเมนู Functional SNF Extractor

จากคุณ : support@astronlogic.com 16:09 [27/11/2006]

ร่วมด้วยช่วยกันตอบครับ

ชื่อ :
E-Mail :
คำตอบ :		คลิกเพื่อแทรกรูป
	กรุณาป้อนตัวเลขให้ตรงกับภาพ