» WEBBOARD

ข้อผิดพลาดถ้ามี comma หลัง port สุดท้ายใน verilog (Xilinx ISE 6.3.03)

เมื่อประกาศ PORT ในภาษา Verilog โดย หลัง port ถ้าสุดท้ายมีจุลภาค (,)
เมื่อ Update port (เพื่มหรือลด port ตามHDL ที่เราแก้ใข) ใน testbench waveform แล้วจะมี port ที่ไม่มีชื่อขึ้นมา (!!!)
ก็ระวังกันด้วยนะครับ . .
Example :

module testmissport(a,b,);
output a,b;
always @(...)
{....}
endmodule

ซึ่งผมว่า ISE น่าจะ warn user ในเรื่องนี้ด้วยนะ .. .

จากคุณ : teksaiya ตั้งกระทู้นี้เมื่อ 20:17 [28/01/2005]

ร่วมด้วยช่วยกันตอบครับ

ชื่อ :
E-Mail :
คำตอบ :		คลิกเพื่อแทรกรูป
	กรุณาป้อนตัวเลขให้ตรงกับภาพ