» WEBBOARD clk การเขียนในลักษณะนี้ทำไม q <= '1','0' after 10 ms ; ไม่ผ่าน จากคุณ : pu ตั้งกระทู้นี้เมื่อ 17:35 [11/01/2005] ความคิดเห็นที่1 เพราะ syntesis tools ไม่ สามารถสังเคราะห์ประโยคดังกล่าวเป็นวงจรหรือข้อมูลทางลอจิก เพื่อโปรแกรมลงใน CPLD/FPGA ได้ครับ คำสั่งนี้สำหรับเขียน test bench จะสามารถ compile ผ่านครับ จากคุณ : support@astronlogic.com 18:44 [12/01/2005] ร่วมด้วยช่วยกันตอบครับ ชื่อ : E-Mail : คำตอบ : คลิกเพื่อแทรกรูป กรุณาป้อนตัวเลขให้ตรงกับภาพ
