CONTACT | TEL : 02-728-3440, EMAIL : SALES@ASTRONLOGIC.COM
ASTRON LOGIC RESEARCH AND DEVELOPMENT CO.,LTD.

» WEBBOARD

Verilog กับ VHDL คือภาษาเดียวกันรึป่าวค่ะ

ตามหัวข้อเลยค่ะ คือ เวลาหาเจอแต่คำว่า VHDL อ่าค่ะเลยงงๆ

จากคุณ : PP ตั้งกระทู้นี้เมื่อ 21:43 [26/08/2008]

ความคิดเห็นที่1

ผู้ออกแบบมือใหม่หลาย ๆ คนมักตั้งคําถามกับตัวเองว่า แล้วภาษา HDL ภาษาไหนควรนํามาใช้ในการออกแบบดี VHDL หรือ Verilog คําตอบก็คือทั้งสองภาษาต่างมีข้อได้เปรียบ เสียเปรียบ หรือยากง่ายต่างกันแล้วแต่ความถนัด หรือความชอบของผู้ใช้งาน ดังนั้นเมื่อเปรียบเทียบกันทั้งสองภาษา ถือว่าไม่มีผู้ชนะความได้เปรียบของภาษา Verilog คือ ความง่ายในการทําความเข้าใจ และใช้งาน โครงสร้างไวยากรณ์เหมือนภาษา C และไม่จุกจิก ถือว่ามีความยืดหยุ่นในการเขียนมากกว่า VHDL ดังนั้นจึงค่อนข้างเป็นที่นิยมในการใช้งานในการออกแบบทั่วไปในอุตสาหกรรมวงจรรวม โดยเฉพาะทางอเมริกา และญีปุ่น อย่างไรก็ตามภาษา Verilog ค่อนข้างจะด้อยในด้านความสามารถในการกําหนดการทํางานของระบบในระดับที่สูงขึ้น(System level specification)
สําหรับภาษา VHDL จะซับซ้อนกว่า มีคุณสมบัติด้านต่าง ๆ (Feature) ที่เยอะกว่า (ซึ่งบางทีไม่จําเป็นในงานการออกแบบโดยทั่วไป) จึงมีไวยากรณ์ของภาษา หรือกฎต่าง ๆ มากกว่า ทําให้ค่อนข้างยากในการเรียนรู้ และใช้งาน แต่ข้อดีคือมีความยืดหยุ่นในการใช้งานสูง เนื่องจากสามารถใช้ในการเขียนออกแบบรูปแบบต่าง ๆ มากมาย (Permissible coding styles) ดังนั้น VHDL จึงเหมาะสําหรับการออกแบบระบบที่ซับซ้อน ทําให้ได้รับความนิยมมากจากนักออกแบบวงจรดิจิตอลโดยทั่วไป โดยเฉพาะแถบทางด้านยุโรป
ที่มา : เรียนรู้การออกแบบระบบดิจิตอลด้วยภาษา Verilog เบื้องต้น โดย… ธีรยศ เวียงทอง

จากคุณ : Ekin 18:43 [27/08/2008]

ความคิดเห็นที่2

Verilog HDL --> it is C language
VHDL---> it is Pascal

จากคุณ : sathon 13:43 [29/08/2008]
ร่วมด้วยช่วยกันตอบครับ
ชื่อ :
E-Mail :
คำตอบ :







คลิกเพื่อแทรกรูป