CONTACT | TEL : 02-728-3440, EMAIL : SALES@ASTRONLOGIC.COM
การอินเทอร์เฟส FPGA กับสล็อต ISA

» การอินเทอร์เฟส FPGA กับสล็อต ISA

การ์ดอินเตอร์เฟสที่ได้ทำการออกแบบจะทำการเชื่อมต่อเข้ากับเครื่อง IBM/PC โดยผ่านทางสล็อตที่อยู่บนเมนบอร์ด (MAINBORD) ภายในสล็อต ISA จะประกอบไปด้วยชุดคอนเนคเตอร์ 2 ชุด คือ ชุดคอนเนคเตอร์ 62 ขากับ 36 ขา ชุดของคอนเนคเตอร์ 62 ขา จะแบ่งออกเป็น 2 ข้างๆ ละ 31 ขา โดยขาที่อยู่ด้านซ้ายของสล็อตจะถูกเรียกโดยใช้ตัวอักษร “B” นำหน้าเลขตำแหน่งของขา ส่วนขาที่อยู่ด้านขวาของสล็อตจะเรียกโดยใช้อักษร “A” นำหน้าเลขตำแหน่งของขา ส่วนชุดคอนเนคเตอร์ 36 ขา จะแบ่งออกเป็น 2 ข้าง เช่นเดียวกัน โดยข้างซ้ายจะถูกเรียกโดยใช้อักษร “D” นำหน้าเลขตำแหน่งของขา ส่วนด้านขวาจะถูกเรียกโดยใช้ตัวอักษร “C” นำหน้าเลขตำแหน่งของขา ชุดของคอนเนคเตอร์ทั้งหมดสามารถแสดงรายละเอียดให้เห็นดังรูป 1


รูปที่ 1 ตำแหน่งขาของสล๊อตคอมพิวเตอร์

ขาของคอนเนคเตอร์แต่ละขาสามารถที่จะทำการแสดงในรูปความหมายของสัญญาณได้ดังตารางที่ 1 และ ตารางที่ 2 และสามารถแสดงหน้าที่ของแต่ละสัญญาณได้ดังตารางที่ 3

ตาราง 1 สัญญาณทางด้าน A และ B

ขา I/O ชื่อสัญญาณ I/O ขา I/O ชื่อสัญญาณ I/O
A1 -I/O CHCK I B1 GND Ground
A2 SD7 I/O B2 RESET DRV O
A3 SD6 I/O B3 +5Vdc Power
A4 SD5 I/O B4 IRQ9 I
A5 SD4 I/O B5 -5Vdc Power
A6 SD3 I/O B6 DRQ2 I
A7 SD2 I/O B7 -12Vdc Power
A8 SD1 I/O B8 Not Uesd Not Uesd
A9 SD0 I/O B9 +12Vdc Power
A10 -I/O CHRDY I B10 GND Ground
A11 AEN O B11 -SMEMW O
A12 SA19 O B12 -SMEMR O
A13 SA18 O B13 -IOW O
A14 SA17 O B14 -IOR O
A15 SA16 O B15 -DACK3 O
A16 SA15 O B16 DRQ3 I
A17 SA14 O B17 -DACK1 O
A18 SA13 O B18 DRQ1 I
A19 SA12 O B19 -Refresh O
A20 SA11 O B20 CLK O
A21 SA10 O B21 IRQ7 I
A22 SA9 O B22 IRQ6 I
A23 SA8 O B23 IRQ5 I
A24 SA7 O B24 IRQ4 I
A25 SA6 O B25 IRQ3 I
A26 SA5 O B26 IRQ2 I
A27 SA4 O B27 T/C O
A28 SA3 O B28 BALE O
A29 SA2 O B29 +5Vdc Power
A30 SA1 O B30 OSC O
A31 SA0 O B31 GND Ground

 


ตารางที่ 2 สัญญาณทางด้าน C และ D

ขา I/O ชื่อสัญญาณ I/O ขา I/O ชื่อสัญญาณ I/O
C1 SBHE O D1 -MEM CS 16 I
C2 LA23 O D2 -I/O CS16 I
C3 LA22 O D3 IRQ10 I
C4 LA21 O D4 IRQ11 I
C5 LA20 O D5 IRQ12 I
C6 LA19 O D6 IRQ13 I
C7 LA18 O D7 IRQ14 I
C8 LA17 O D8 -DACK0 O
C9 -MEMR O D9 DRQ0 I
C10 MEMW O D10 -DACK5 O
C11 SD08 I/O D11 DRQ6 I
C12 SD09 I/O D12 -DACK6 O
C13 SD10 I/O D13 DRQ6 I
C14 SD11 I/O D14 -DACK7 O
C15 SD12 I/O D15 +5Vdc Power
C16 SD13 I/O D16 +5Vdc Power
C17 SD14 I/O D17 -MASTER I
C18 SD15 I/O D18 GND Ground


ตารางที่ 3a หน้าที่ของสัญญาณทางด้าน A

ขา I/O ชื่อสัญญาณ I/O คำอธิบาย
A1 -I/O CHCK I แสดงความผิดพลาดเกี่ยวกับพาริตี้ที่เกิดขึ้นในการทำงานของวงจรอินเตอร์เฟส หรืออุปกรณ์ I/O
A2 SD7 I/O ข้อมูลบิตที่ 7
A3 SD6 I/O ข้อมูลบิตที่ 6
A4 SD5 I/O ข้อมูลบิตที่ 5
A5 SD4 I/O ข้อมูลบิตที่ 4
A6 SD3 I/O ข้อมูลบิตที่ 3
A7 SD2 I/O ข้อมูลบิตที่ 2
A8 SD1 I/O ข้อมูลบิตที่ 1
A9 SD0 I/O ข้อมูลบิตที่ 0
A10 -I/O CHRDY I ใช้เพิ่มช่วงเวลาในบัสไซเคิลในกรณีที่อุปกรณ์ I/O หรือหน่วยความจำที่เกี่ยวข้องกับขบวนการในบัสไซเคิลที่เกิดขึ้นนั้นไม่สามารถทำงานทันตามช่วงเวลาปกติของบัสไซเคิลนั้นๆ
A11 AEN O บัสไซเคิลที่เกิดขึ้นในช่วงเวลาที่สัญญาณ AEN แอคตีฟ เป็นบัสไซเคิลของขบวนการ DMA
A12 SA19 O สัญญาณแอดแดรสบิตที่ 19
A13 SA18 O สัญญาณแอดแดรสบิตที่ 18
A14 SA17 O สัญญาณแอดแดรสบิตที่ 17
A15 SA16 O สัญญาณแอดแดรสบิตที่ 16
A16 SA15 O สัญญาณแอดแดรสบิตที่ 15
A17 SA14 O สัญญาณแอดแดรสบิตที่ 14
A18 SA13 O สัญญาณแอดแดรสบิตที่ 13
A19 SA12 O สัญญาณแอดแดรสบิตที่ 12
A20 SA11 O สัญญาณแอดแดรสบิตที่ 11
A21 SA10 O สัญญาณแอดแดรสบิตที่ 10
A22 SA9 O สัญญาณแอดแดรสบิตที่ 9
A23 SA8 O สัญญาณแอดแดรสบิตที่ 8
A24 SA7 O สัญญาณแอดแดรสบิตที่ 7
A25 SA6 O สัญญาณแอดแดรสบิตที่ 6
A26 SA5 O สัญญาณแอดแดรสบิตที่ 5
A27 SA4 O สัญญาณแอดแดรสบิตที่ 4
A28 SA3 O สัญญาณแอดแดรสบิตที่ 3
A29 SA2 O สัญญาณแอดแดรสบิตที่ 2
A30 SA1 O สัญญาณแอดแดรสบิตที่ 1
A31 SA0 O สัญญาณแอดแดรสบิตที่ 0

ตารางที่ 3b หน้าที่ของสัญญาณทางด้าน B

ขา I/O ชื่อสัญญาณ I/O คำอธิบาย
B1 GND Ground Ground ของระบบ
B2 RESET DRV O ใช้ในการรีเซ็ทวงจรอินเตอร์เฟสหรืออุปกรณ์ I/O ต่างๆ ในช่วงที่เริ่มจ่ายไฟให้กับระบบ
B3 +5Vdc Power แหล่งจ่ายไฟ 5 โวลท์
B4 IRQ9 I สำหรับทำการขออินเตอร์รัพท์
B5 -5Vdc Power แหล่งจ่ายไฟ -5 โวลท์
B6 DRQ2 I สำหรับทำการขอ DMA
B7 -12Vdc Power แหล่งจ่ายไฟ -12 โวลท์
B8 Not Uesd Not Uesd Not Uesd
B9 +12Vdc Power แหล่งจ่ายไฟ 12 โวลท์
B10 GND Ground Ground ของระบบ
B11 -SMEMW O เขียนข้อมูลลงในหน่วยความจำ
B12 -SMEMR O อ่านข้อมูลจากหน่วยความจำ
B13 -IOW O บัสไซเคิลที่เกิดขึ้นเป็นบัสไซเคิลของการเขียนข้อมูลลงบนพอร์ท I/O
B14 -IOR O บัสไซเคิลที่เกิดขึ้นเป็นบัสไซเคิลของการอ่านข้อมูลจากพอร์ท I/O
B15 -DACK3 O สัญญาณตอบสนองการขอ DMA
B16 DRQ3 I สำหรับทำการขอ DMA
B17 -DACK1 O สัญญาณตอบสนองการขอ DMA
B18 DRQ1 I สำหรับทำการขอ DMA
B19 -Refresh O สัญญาณสำหรับรีเฟรสหน่วยความจำ
B20 CLK O สัญญาณคล็อกของระบบ
B21 IRQ7 I สำหรับทำการขออินเตอร์รัพท์
B22 IRQ6 I สำหรับทำการขออินเตอร์รัพท์
B23 IRQ5 I สำหรับทำการขออินเตอร์รัพท์
B24 IRQ4 I สำหรับทำการขออินเตอร์รัพท์
B25 IRQ3 I สำหรับทำการขออินเตอร์รัพท์
B26 IRQ2 I สำหรับทำการขออินเตอร์รัพท์
B27 T/C O แอคตีฟเมื่อจำนวนไบท์ในการส่งผ่านข้อมูลของขบวนการ DMA ในแชนแนลใดแชนแนลหนึ่ง ครบตามจำนวนที่กำหนดไว้
B28 BALE O แสดงให้อุปกรณ์ภายนอกทราบว่าแอดเดรสที่ CPU ต้องการติดต่อด้วยนั้นถูกส่งออกมาบนบัสแอดเดรสแล้ว
B29 +5Vdc Power แหล่งจ่ายไฟ 5 โวลท์
B30 OSC O คล็อกความถี่สูงสุดจากเมนบอร์ดไม่ Synchronize กับสัญญาณอื่นๆ
B31 GND Ground Ground ของระบบ


ตารางที่ 3c หน้าที่ของสัญญาณทางด้าน C

ขา I/O ชื่อสัญญาณ I/O คำอธิบาย
C1 SBHE O แสดงให้ทราบว่ามีการส่งผ่านของข้อมูลในส่วนของไบต์สูง ลงไปยังบัสข้อมูล
C2 LA23 O สัญญาณแอดแดรสบิตที่ 23
C3 LA22 O สัญญาณแอดแดรสบิตที่ 22
C4 LA21 O สัญญาณแอดแดรสบิตที่ 21
C5 LA20 O สัญญาณแอดแดรสบิตที่ 20
C6 LA19 O สัญญาณแอดแดรสบิตที่ 19
C7 LA18 O สัญญาณแอดแดรสบิตที่ 18
C8 LA17 O สัญญาณแอดแดรสบิตที่ 17
C9 -MEMR O แอคตีฟ (ลอจิก “0”) ในระหว่างบัสไซเคิลของการอ่านข้อมูลจากหน่วยความจำ
C10 MEMW O แอคตีฟ (ลอจิก “0”) ในระหว่างบัสไซเคิลของการเขียนข้อมูลลงหน่วยความจำ
C11 SD08 I/O ข้อมูลบิตที่ 8
C12 SD09 I/O ข้อมูลบิตที่ 9
C13 SD10 I/O ข้อมูลบิตที่ 10
C14 SD11 I/O ข้อมูลบิตที่ 11
C15 SD12 I/O ข้อมูลบิตที่ 12
C16 SD13 I/O ข้อมูลบิตที่ 13
C17 SD14 I/O ข้อมูลบิตที่ 14
C18 SD15 I/O ข้อมูลบิตที่ 15


ตารางที่ 3d หน้าที่ของสัญญาณทางด้าน D

ขา I/O ชื่อสัญญาณ I/O คำอธิบาย
D1 -MEM CS 16 I เป็นการแสดงว่ามีการส่งผ่านข้อมูล 16 บิทในช่วงไซเคิลของหน่วยความจำพร้อมกับ 1 WAIT STATE
D2 -I/O CS16 I เป็นการแสดงว่ามีการส่งผ่านข้อมูล 16 บิทในช่วงไซเคิลของ I/O พร้อมกับ 1 WAIT STATE
D3 IRQ10 I สำหรับทำการขออินเตอร์รัพท์
D4 IRQ11 I สำหรับทำการขออินเตอร์รัพท์
D5 IRQ12 I สำหรับทำการขออินเตอร์รัพท์
D6 IRQ13 I สำหรับทำการขออินเตอร์รัพท์
D7 IRQ14 I สำหรับทำการขออินเตอร์รัพท์
D8 -DACK0 O สัญญาณตอบสนองการขอ DMA
D9 DRQ0 I สำหรับทำการขอ DMA
D10 -DACK5 O สัญญาณตอบสนองการขอ DMA
D11 DRQ6 I สำหรับทำการขอ DMA
D12 -DACK6 O สัญญาณตอบสนองการขอ DMA
D13 DRQ6 I สำหรับทำการขอ DMA
D14 -DACK7 O สัญญาณตอบสนองการขอ DMA
D15 +5Vdc Power แหล่งจ่ายไฟ 5 โวลท์
D16 +5Vdc Power แหล่งจ่ายไฟ 5 โวลท์
D17 -MASTER I จะถูกใช้กับสัญญาณ DRQ เพี่อที่จะทำให้การควบคุมของระบบให้ดีขึ้นกว่าเดิม
D18 GND Ground Ground ของระบบ


แต่ละขาของสล๊อตเหล่านี้จะเชื่อมต่อกับสัญญาณต่างๆ บนเมนบอร์ด ทำให้การสร้างวงจรอินเตอร์เฟสกับ IBM/PC สามารถทำได้โดยถูกต้อง ซึ่งเส้นสัญญาณที่เชื่อมต่อกับขาของสล๊อตเหล่านี้ประกอบด้วย เส้นสัญญาณของบัสแอสเดรส (ADDRESS BUS) บัสข้อมูล (DATA BUS) บัสควบคุมสำหรับการเขียน/อ่านข้อมูลจากหน่วยความจำ หรือพอร์ท I/O เส้นสัญญาณสำหรับการขออินเตอร์รัพท์ของวงจรอินเตอร์เฟส เส้นสัญญาณสำหรับการขอ DMA สัญญาณฐานเวลา (TIMING SIGNAL) ต่างๆที่ใช้ในระบบ เส้นสัญญาณแสดงการรีเฟรชหน่วยความจำ และ สัญญาณสำหรับการตรวจสอบความผิดพลาด (I/O CHCK)

นอกจากเส้นสัญญาณเหล่านี้แล้ว สล๊อตบนเมนบอร์ดยังเชื่อมต่อกับแหล่งจ่ายไฟต่างๆ ที่ใช้ในระบบอีกด้วย คือ +5Vdc, -5Vdc, +12Vdc และ -12Vdc สามารถแสดงรายละเอียดเกียวกับสัญญาณต่างๆดังนี้

OSC (OSCILLATOR) ขานี้เป็นเอาท์พุทที่เชื่อมต่อกับสัญญาณคล็อกที่มีค่าความถี่สูงสุดบนเมนบอร์ด และมี DUTY CYCLE (ช่วงเวลาใน 1 คาบสัญญาณคล็อกมีลอจิกเป็น “1” หารด้วยคาบเวลาทั้งหมด) ประมาณ 50% สัญญาณคล็อกอื่นๆ นั้นจะถูกสร้างขึ้นโดยการหารสัญญาณ คล็อกนี้ อย่างไรก็ตามสิ่งหนึ่งที่จะต้องคำนึงถึงในการใช้สัญญาณ OSC ก็คือสัญญาณนี้จะไม่ SYNCHRONIZE กับสัญญาณอื่นๆ บนบัสของระบบ ดังนั้นจึงไม่ควรที่จะนำสัญญาณจาก OSC นี้ใช้เป็นสัญญาณคล็อกสำหรับวงจรภายนอกอื่นๆ ที่ทำงานร่วมกับระบบ

CLK (CLOCK) ขาสัญญาณนี้เป็นเอาท์พุท ซึ่งต่อกับสัญญาณคล็อกที่ถูกสร้างขึ้นโดยการหารสัญญาณ OSC ด้วย 3 ค่าของ DUTY CYCLE ของสัญญาณนี้จะมีค่าประมาณ 1/3 คือ ใน 1 คาบจะมีช่วงเวลาที่เป็นลอจิก “1” เท่ากับ 1/3 ของคาบเวลาทั้งหมด และช่วงเวลาที่เป็นลอจิก “0” เท่ากับ 2/3 ของคาบเวลาทั้งหมด สัญญาณนี้จะถูกใช้เป็นสัญญาณคล็อกของระบบ

RESET DRV ขาสัญญาณนี้เป็นเอาท์พุท ซึ่งจะแอทตีฟ (ลอจิก “1”) ในช่วงที่เริ่มจ่ายไฟให้กับระบบ และจะยังคงแอทตีฟไปจนกว่าระบบต่างๆ ภายใน IBM/PC พร้อมที่จะทำงาน จากนั้นสัญญาณนี้ก็จะเปลี่ยนกลับเป็นลอจิก “0” นอกจากนี้ในระหว่างการทำงานของ IBM/PC ถ้าระดับแรงดันของแหล่งจ่ายไฟตกลง สัญญาณนี้ก็ถูกทำให้แอทตีฟเช่นกัน โดยทั่วไปแล้วสัญญาณนี้จะถูกนำไปใช้ในการรีเซ็ทวงจรอินเตอร์เฟสหรืออุปกรณ์ I/O ต่างๆ ในช่วงที่เริ่มจ่ายไฟให้กับระบบซึ่งจะเป็นการทำให้วงจรหรืออุปกรณ์เหล่านี้ถูกปรับให้อยู่ในสภาวะที่แน่นอน ก่อนที่จะเริ่มต้นการทำงานในระบบ

SA0-SA19 (SYSTEM ADDRESS BUS) ขาสัญญาณทั้ง 20 ขานี้เป็นเอาท์พุท ซึ่งใช้สำหรับกำหนดแอดเดรสของหน่วยความจำหรืออุปกรณ์ I/O ที่ต้องการติดต่อด้วย โดยที่สัญญาณ A0 จะมีนัยสำคัญต่ำสุด (LEAST SIGNIFICANT BIT) และ A19 จะมีนัยสำคัญสูงสุด (MOST SIGNIFICANT BIT) สำหรับค่าแอดเดรสบนบัสแอดเดรส A0-A19 นี้จะถูกกำหนดในช่วงระหว่างขบวนการอ่าน/เขียนข้อมูลลงในหน่วยความจำหรืออุปกรณ์ I/O แต่ในช่วงของขบวนการ DMA นั้น DMA CONTROLLER จะเป็นผู้ทำการกำหนดแอดเดรสบนบัสแอดเดรสเอง (ในช่วงระหว่างดังกล่าวนี้ CPU จะถูกทำการตัดออกจากระบบ)

จะเห็นได้ว่าจำนวนเส้นแอดเดรสนี้จะมีอยู่ 20 เส้น ทำให้สามารถที่จะทำการอ้างแอดเดรสของหน่วยความจำได้ถึง 1 Mbyte แต่อย่างไรก็ตามจะมีแอดเดรสบางแอดเดรสที่ถูกใช้งานโดย IBM/PC อยู่ก่อนแล้ว และแอดเดรสสำหรับหน่วยความจำ ROM อีก 48 Kbyte ซึ่งถูกจัดในช่วงของแอดเดรสบนสุดใน 1 Mbyte คือ 0FC00H จนถึง 0FFFFFH

สำหรับการอ้างแอดเดรสของพอร์ท I/O นั้น จะใช้เส้นแอดเดรสเพียง 16 เส้น คือ A0-A15 ซึ่งจะทำให้อ้างแอดเดรสของพอร์ทได้ 64K พอร์ท โดยผ่านทางชุดคำสั่ง IN และ OUT ส่วนเส้นแอดเดรสที่เหลือคือ A16-A19 นั้นจะไม่ถูกใช้งาน อย่างไรก็ตามภายใน IBM/PC จะมีการใช้เส้นแอดเดรสในการอ้างแอดเดรสของพอร์ทเพียง 10 เส้น คือจาก A0-A9 และแอดเดรสที่ใช้งานจะต้องอยู่ในช่วง 0200H จนถึง 03FFH เท่านั้น

LA17-LA23 ขาสัญญาณนี้จะถูกใช้ในการกำหนดแอดเดรส ให้กับหน่วยความจำและอุปกรณ์ประเภท I/O ที่ต่ออยู่ในระบบ มันจะทำให้ระบบสามารถที่จะทำการอ้างแอดเดรสได้มากถึง 16 Mbyte สัญญาณเหล่านี้จะใช้ได้เมื่อสัญญาณ BALE (ADDRESS LATCH ENABLE) มีค่าเป็น HIGH สัญญาณ LA17-LA23 จะไม่ถูกทำการหน่วงในช่วงระยะไซเคิลของไมโครโปรเซสเซอร์ ดังนั้นจึงใช้ไม่ได้ ในช่วงของไซเคิลดังกล่าววัตถุประสงค์ก็เพื่อที่จะทำการกำเนิดการดีโค้ดหน่วยความจำสำหรับทำให้เกิดไซเคิล WAIT STATE ของหน่วยความจำหนึ่งไซเคิลสัญญาณที่ถูกทำการโค้ดนี้จะถูกทำการหน่วง (LATCH) โดย I/O ADAPTER ตอนช่วงขอบขาลงของสัญญาณ BALE สัญญาณเหล่านี้จะถูกทำการขับโดยไมโครโปรเซสเซอร์อื่นๆ หรือ DMA CONTROLLER ที่อยู่บน I/O CHANNEL

SD0-SD15 (SYSTEM DATA BUS) ขาสัญญาณนี้จะเป็นแบบ BI-DIRECTIONAL ซึ่งต่อกับบัสข้อมูลของระบบ เพื่อทำหน้าที่ในการส่งผ่านข้อมูลระหว่างพอร์ท I/O กับ IBM/PC โดยบิท D0 จะมีนัยสำคัญต่ำสุด และบิท D15 จะมีนัยสำคัญสูงสุด อุปกรณ์ประเภท 8 บิททั้งหมดที่ต่ออยู่บน I/O CHANNEL จะใช้ D0-D7 สำหรับทำการสื่อสารกับไมโครโปรเซสเซอร์ ในขณะที่อุปกรณ์ประเภท 16 บิทก็จะใช้ D0-D15 ในการสื่อสารดังกล่าว ในการสนับสนุนกับอุปกรณ์ประเภท 8 บิทนั้นไมโครโปรเซสเซอร์ขนาด 16 บิทจะอาศัยข้อมูลที่อยู่บน D8-D15 ทำการเปิดเข้าไปยัง D0-D7 ในช่วงระหว่างที่มีการส่งข้อมูลเข้าไปยังอุปกรณ์ดังกล่าว โดยที่ไมโครโปรเซสเซอร์ 16 บิทจะทำการแปลงข้อมูลที่จะทำการส่งผ่านไปยังอุปกรณ์ประเภท 8 บิทออกเป็นสองชุด

สำหรับในบัสไซเคิลของการเขียนข้อมูลนั้น ข้อมูลจะถูกทำการส่งออกมาบนบัสข้อมูล ก่อนที่สัญญาณ IOW (ในกรณีที่ต้องการทำการส่งข้อมูลให้กับพอร์ท) หรือ MEMW (ในกรณีที่ต้องการส่งข้อมูลให้กับหน่วยความจำ) จะเปลี่ยนจากลอจิก “0” เป็นลอจิก “1” (ขอบขาขึ้น) ซึ่งโดยทั่วไปขอบขาขึ้นของสัญญาณ IOW หรือ MEMW นี้จะถูกใช้เพื่อที่จะทำการสั่งให้พอร์ท I/O หรือหน่วยความจำที่มีแอดเดรสตรงกับแอดเดรสบนบัสแอดเดรสนั้นทำการรองรับข้อมูลไปทำการเก็บไว้

สำหรับบัสไซเคิลของการอ่านข้อมูลพอร์ท I/O หรือหน่วยความจำที่ถูกอ้างอิงถึงจะต้องส่งข้อมูลออกมาบนบัสข้อมูล ก่อนที่สัญญาณ IOR (ในกรณีที่ต้องการอ่านข้อมูลจากพอร์ท) หรือ MEMR (ในกรณีที่ต้องการอ่านข้อมูลจากหน่วยความจำ) จะเปลี่ยนจากลอจิก “0” เป็นลอจิก “1” (ขอบขาขึ้น)

BALE ขาสัญญาณนี้เป็นสัญญาณเอาท์พุทที่ถูกสร้างขึ้น เพื่อใช้สำหรับแสดงการเริ่มต้นของบัสไซเคิล และแสดงให้อุปกรณ์ภายนอกทราบว่าแอดเดรสที่ CPU ต้องการติดต่อด้วยนั้นถูกส่งออกมาบนบัสแอดเดรสแล้ว โดยที่สัญญาณ ALE นี้จะเปลี่ยนจากลอจิก “1” เป็น “0” เมื่อค่าแอดเดรสที่ถูกต้องถูกส่งออกมาบนบัสข้อมูลเรียบร้อยแล้ว ดังนั้นขอบขาลงของสัญญาณ ALE นี้จะถูกใช้ในการแลทช์ค่าแอดเดรสจากบัสแอดเดรส / ข้อมูล (ADDRESS/DATA BUS ; AD0-AD7) ของ CPU ทำให้สามารถที่จะทำการแยกค่าแอดเดรส (A0-A19) และข้อมูล (A0-A7) ออกจากกันได้ อย่างไรก็ตามสัญญาณ ALE จะแอคตีฟเฉพาะในบัสไซเคิลทีสร้างขึ้นโดย CPU เท่านั้น โดยจะไม่แอคตีฟในระหว่างขบวนการ DMA

I/O CHCK (I/O CHANNEL CHECK) ขาสัญญาณนี้เป็นอินพุทที่ใช้ในการแสดงความผิดพลาดเกี่ยวกับพาริตี้ ที่เกิดขึ้นในการทำงานของวงจรอินเตอร์เฟสหรืออุปกรณ์ I/O เมื่อขาสัญญาณนี้ได้รับลอจิก “0” ทำให้เกิดสภาวะอินเตอร์รัพท์แบบ NON-MASKABLE (NMI) อย่างไรก็ตามสามารถที่จะกำหนดให้วงจรภายใน IBM/PC ทำการขออินเตอร์รัพท์ (เมื่อได้รับสัญญาณ I/O CHCK) หรือไม่ก็ได้ โดยการกำหนดลอจิกของบิทข้อมูลของพอร์ทที่ควบคุมการขออินเตอร์รัพท์แบบ NMI คือบิท D7 ของพอร์ท 00A0H ในกรณีที่บิท D7 ของพอร์ท 00A0H ถูกเซ็ทเป็น “1” ก็จะทำให้วงจรภายนอกของอินเตอร์รัพท์แบบ NMI ได้ (ENABLE) แต่ถ้าบิท D7 ของพอร์ท 00A0H ถูกเซ็ทเป็น “0” ก็จะเป็นการดิสเอเบิล (DISABLE) การขออินเตอร์รัพท์แบบ NMI ดังนี้

ENABLE : ใช้ทำคำสั่ง OUT ส่งข้อมูล 80H ไปยังพอร์ท 00A0H

DISABLE : ใช้คำสั่ง OUT ส่งข้อมูล 00H ไปยังพอร์ท 00A0H

และเนื่องจากว่ายังมีอุปกรณ์อื่นที่สามารถขออินเตอร์รัพท์แบบ NMI ได้อีก ดังนั้นซอฟท์แวร์ที่ใช้งานจะต้องสามารถตรวจสอบว่าการขออินเตอร์รัพท์นั้นเกิดขึ้นจากแหล่งใดได้ด้วย

I/O CHRDY (I/O CHANNEL READY) ขาสัญญาณนี้เป็นอินพุทที่ใช้เพิ่มช่วงเวลาในบัสไซเคิลในกรณีที่อุปกรณ์ I/O หรือหน่วยความจำที่เกี่ยวข้องกับขบวนการในบัสไซเคิลที่เกิดขึ้นนั้นไม่สามารถทำงานทันตามช่วงเวลาปกติของบัสไซเคิลนั้นๆได้ (ช่วงเวลาของบัสไซเคิลที่เกี่ยวกับหน่วยความจำใช้ช่วงเวลาเท่ากับช่วงเวลาของคล็อก 4 ลูก ในขณะที่บัสไซเคิลที่เกี่ยวกับ I/O จะใช้ช่วงเวลาเท่ากับช่วงเวลาของคล็อก 5 ลูก)

เมื่ออุปกรณ์ I/O หรือหน่วยความจำต้องการที่จะเพิ่มช่วงเวลาในบัสไซเคิลให้นานขึ้นอีกนั้น จะสามารถทำได้โดยการป้อนลอจิก “0” ให้กับขา I/O CHRDY ในช่วงเวลาที่ I/O หรือหน่วยความจำที่ถูกกำหนดนั้น ได้รับสัญญาณจากการดีโค้ดแอดเดรส และสัญญาณ MEMR, MEMW, IOR หรือ IOW แอคตีฟ

IRQ3-IRQ7,IRQ9-IRQ12และIRQ14-IRQ15 (INTERRUPT REQUEST 3 THROUGH7, INTERRUPT REQUEST 9 THROUGH 12 & INTERRUPT REQUEST 14 THROUGH 15) ขาสัญญาณทั้ง 11 ขานี้เป็นขาอินพุทที่ใช้สำหรับทำการขออินเตอร์รัพท์ โดยสัญญาณเหล่านี้จะต่อเข้ากับอุปกรณ์ที่ใช้ในการควบคุมการจัดลำดับความสำคัญ ในการอินเตอร์รัพท์ที่อยู่บนเมนบอร์ดโดยตรง โปรแกรมในส่วน BIOS ของ IBM/PC จะทำการโปรแกรมให้ IRQ9-IRQ12 และ IRQ14-IRQ15 มีลำดับความสำคัญสูง (IRQ9 จะมีลำดับความสำคัญสูงที่สุด (HIGHEST PRIORITY)) และ IRQ3-IRQ7 จะมีลำดับความสำคัญต่ำ (IRQ7 มีลำดับความสำคัญต่ำสุด) ในกรณีที่มีการขออินเตอร์รัพท์เกิดขึ้นคือระดับลอจิกที่ขา IRQ ขาใดขาหนึ่งถูกเปลี่ยนจากลอจิก “0” เป็นลอจิก “1” (ขอบขาขึ้น) อุปกรณ์ที่จัดลำดับความสำคัญในการอินเตอร์รัพท์จะทำการส่งสัญญาณ INT ให้กับ CPU เพื่อทำการขออินเตอร์รัพท์

สิ่งสำคัญในการขออินเตอร์รัพท์โดยผ่านทาง IRQ ต่างๆ เหล่านี้ ก็คืออุปกรณ์ที่ทำการขออินเตอร์รัพท์โดยผ่านทาง IRQ ขาใดก็จะต้องรักษาระดับสัญญาณที่ขา IRQ นั้น ให้แอคตีฟ (ลอจิก “1”) อยู่จนกว่าจะได้รับสัญญาณ INTA (INTERRUPT ACKNOWLEDGE) จาก CPU เสียก่อน ถ้าไม่เช่นนั้นการขออินเตอร์รัพท์จะถูกยกเลิกและอินเตอร์รัพท์ LEVEL (IRQ7) จะถูกสร้างขึ้นโดยอัตโนมัติ ไม่ว่าการขออินเตอร์รัพท์ที่ถูกยกเลิกนั้นจะเป็นการขออินเตอร์รัพท์ใน LEVEL หรือขาใด

แต่อย่างไรก็ตามสัญญาณ INTA นี้จะไม่ถูกต่อออกมาที่ขาของสล็อตด้วย ดังนั้นโปรแกรมที่ทำการตอบสนองต่อการขออินเตอร์รัพท์ (INTERRUPT SERVICE ROUTINE) จะต้องทำการรีเซ็ทสัญญาณ IRQ เอง โดยใช้คำสั่ง OUT ไปยังพอร์ท I/O ที่เกี่ยวข้อง

อินเตอร์รัพท์ 13 จะถูกใช้งานโดย SYSTEM BOARD แต่ไม่ได้ถูกใช้งานโดย I/O CHANNEL ส่วนอินเตอร์รัพท์ 8 จะถูกใช้สำหรับการทำ REAL-TIME COLCK

IOR (I/O READ) ขาสัญญาณนี้เป็นเอาท์พุทแอคตีฟทีลอจิก “0” เพื่อจะใช้ในการแสดงว่าบัสไซเคิลที่เกิดขึ้นนี้ เป็นบันไซเคิลของการอ่านข้อมูลจากพอร์ท I/O เพื่อให้พอร์ท I/O ที่มีแอดเดรสตรงกับแอดเดรสบนบัสแอดเดรสนั้นส่งข้อมูลออกมาบนบัสข้อมูล โดยข้อมูลจะต้องถูกส่งออกมาบนบัสข้อมูลก่อนขอบขาขึ้นของสัญญาณ IOR เพื่อที่จะทำให้มั่นใจได้ว่า CPU สามารถรับข้อมูลได้ถูกต้อง สำหรับในขบวนการ DMA DMA CONTROLLER จะทำการสร้างสัญญาณ IOR เอง โดยที่ค่าแอดเดรสที่อยู่บนบัสแอดเดรสจะเป็นค่าแอดเดรสของหน่วยความจำ (แทนที่จะเป็นแอด-เดรสของพอร์ท I/O) ที่พอร์ท I/O ที่ขอ DMA ต้องการจะนำข้อมูลไปเก็บ การที่พอร์ทใดจะทำการส่งข้อมูลออกมาบนบัสข้อมูลนั้น จะอาศัยสัญญาณ DACK จาก DMA CONTROLLER เป็นตัวกำหนด เช่นกรณีที่สัญญาณ DACK1 แอคตีฟก็จะแสดงว่าพอร์ท I/O ที่จะต้องส่งข้อมูลออกมาบนบัสข้อมูลก็คือพอร์ท I/O ที่ขอ DMA ผ่านทางแชนแนลที่ 1 (DRQ1) เป็นต้น

IOW (I/O WRITE) ขาสัญญาณนี้เป็นเอาท์พุทแอคตีฟที่ลอจิก “0” ซึ่งถูกสร้างขึ้นโดย BUS CONTROLLER เพื่อใช้แสดงว่าบัสไซเคิลที่เกิดขึ้นเป็นบัสไซเคิลของการเขียนข้อมูลลงบนพอร์ท I/O เพื่อให้พอร์ท I/O ที่มีแอดเดรสตรงกับแอดเดรสบนบัสแอดเดรสนั้น รับข้อมูลที่อยู่บนบัสข้อมูลไปเก็บไว้ อย่างไรก็ตามเนื่องจากในช่วงเวลาที่สัญญาณ IOW นี้แอคตีฟ (ลอจิก “0”) นั้นข้อมูลบนบัสอาจจะยังไม่สมบูรณ์ ดังนั้นในการออกแบบจึงควรใช้ขอบขาขึ้นของสัญญาณ IOW แทนขอบขาลงในการทำให้พอร์ท I/O ที่เกี่ยวข้องรับข้อมูลไปเก็บไว้ เพื่อให้ข้อมูลบนบัสข้อมูลสมบูรณ์เสียก่อน สำหรับในขบวนการ DMA นั้น DMA-CONTROLLER จะทำการสร้างสัญญาณ IOW เองโดยที่ค่าแอดเดรสที่อยู่บนบัสแอดเดรสจะเป็นค่าแอดเดรสของหน่วยความจำที่พอร์ท I/O ที่ขอ DMA ต้องการจะอ่านข้อมูล

SMEMW, MEMW (MEMORY WRITE) ขานี้เป็นเอาท์พุทแอคตีฟที่ลอจิก “0” ซึ่ง BUS CONTROLLER สร้างขึ้นในระบบบัสไซเคิลในการเขียนข้อมูลลงในหน่วยความจำสัญญาณ SMEMW จะถูกทำการแอคตีฟก็ต่อเมื่อมีการดีโค้ดหน่วยความจำอยู่ภายใน 1Mbyte ส่วนสัญญาณ MEMW นี้จะถูกส่งออกมาเพื่อให้หน่วยความจำทั้งหมดที่แอดเดรสตรงกับค่าแอดแดรสบนบัสแอดเดรสนั้น ทำการรับข้อมูลที่อยู่บนบัสไปเก็บไว้ โดยทั่วไปหน่วยความจำจะรับข้อมูลในช่วงขอบขาขึ้นของสัญญาณ MEMW

สำหรับในระหว่างกระบวนการ DMA นั้น DMA-CONTROLLER จะทำการควบคุมบัสต่างๆ ของระบบแทน CPU และสัญญาณ MEMW จะถูกใช้ในบัสไซเคิลของการเขียนข้อมูลลงในหน่วยความจำ (ข้อมูลถูกส่งออกจากอุปกรณ์ I/O ไปให้กับหน่วยความจำ)

SMEMR,MEMR (MEMORY READ) ขานี้เป็นสัญญาณเอาท์พุทที่แอคตีฟ (ลอจิก “0”) ในระหว่างบัสไซเคิลของการอ่านข้อมูลจากหน่วยความจำ สัญญาณ SMEMR จะถูกทำการแอคตีฟก็ต่อเมื่อทำการติดต่อกับหน่วยความจำที่อยู่ภายใน 1 Mbyte ส่วน MEMR จะทำการแอคตีฟกับหน่วยความจำทั้งหมดเพื่อให้หน่วยความจำที่มีแอดเดรสตรงกับค่าแอดเดรสบนบัสแอดเดรสนั้น ทำการส่งข้อมูลออกมาบนบัสข้อมูล โดยหน่วยความจำนั้นจะต้องส่งข้อมูลออกมา ก่อนที่สัญญาณ MEMW จะกลับเป็นลอจิก “1” ทั้งนี้ก็เพื่อที่จะทำให้ CPU ได้รับข้อมูลที่ถูกต้อง

สำหรับในระหว่างขบวนการ DMA นั้น DMA-CONTROLLER จะทำการควบคุมบัสต่างๆ ของระบบแทน CPU และสัญญาณ MEMR จะถูกใช้ในบัสไซเคิลของการอ่านข้อมูลจากหน่วยความจำ (ข้อมูลถูกส่งจากหน่วยความจำไปให้กับอุปกรณ์ I/O)

DRQ0-DRQ3 และ DRQ6-DRQ7 (DMA REQUEST 0-3 & DMA REQUEST 5-7) ขาสัญญาณทั้งเจ็ดนี้เป็นสัญญาณอินพุทแอคตีฟที่ลอจิก “1” ซึ่งอุปกรณ์ภายนอกสามารถใช้ในการขอ DMA จากระบบ โดยการป้อนระดับสัญญาณลอจิก “1” ให้กับขา DRQ ขาใดขาหนึ่ง

เมื่อ DMA CONTROLLER ได้รับสัญญาณนี้แล้วจะทำการตรวจสอบว่ามีการขอ DMA ในแชนแนลที่มีลำดับความสำคัญ (PRIORITY) สูงกว่าหรือไม่ ถ้าไม่มีก็จะทำการขอ DMA จาก CPU และทำการตอบรับการขอ DMA จากอุปกรณ์ภายนอก (สัญญาณ DACK ของแชนแนลที่ขอ DMA จะแอคตีฟ) แต่ถ้ามี DMA CONTROLLER ก็จะทำการขอ DMA ให้กับแชนแนลที่มีลำดับความสำคัญสูงกว่าก่อนแล้วจึงทำการขอ DMA ให้กับแชนแนลที่มีลำดับความสำคัญต่ำกว่า ภายใน ROM BIOS ของ IBM/PC จะทำการโปรแกรมให้ DMA CONTROLLER จัดลำดับความสำคัญของ DRQ0 มีลำดับความสำคัญสูงสุดและ DRQ7 มีลำดับความสำคัญต่ำสุด ดังนั้นถ้ามีการขอ DMA CONTROLLER ก็จะทำการขอ DMA ให้กับแชนแนลที่ 1 ก่อน จากนั้นเมื่อเสร็จจากขบวนการ DMA ของแชนแนลที่ 1 จึงจะทำการขอ DMA ให้กับแชนแนลที่ 2

สัญญาณ DRQ0-DRQ3 จะถูกนำมาใช้กับขบวนการ DMA แบบ 8 บิท ในขณะที่ DRQ5-DRQ7 จะถูกใช้ในการกระทำแบบ 16 บิท ส่วน DRQ4 ถูกใช้บน SYSTEM BOARD และไม่ถูกนำมาใช้งานบน I/O CHANNEL

ในการขอ DMA นั้นสัญญาณ DRQ นี้จะต้องแอคตีฟอยู่ในช่วงระยะเวลาหนึ่งเท่านั้น ถ้าสัญญาณนี้แอคตีฟอยู่นานเกินไป จะทำให้เกิดขบวนการ DMA ขึ้นมากกว่า 1 ขบวนการได้สำหรับวงจรที่ขอ DMA โดยทั่วไปแล้วจะใช้สัญญาณตอบรับการขอ DMA หรือสัญญาณ DACK ของแชนแนลที่ขอ DMA นั้นในการรีเซ็ทสัญญาณ DRQ เช่นอุปกรณ์ภายนอกที่ทำการขอ DMA ผ่านทางแชนแนลที่ 1 (DRQ1) ก็จะคอยทำการตรวจสอบการตรวจรับในการขอ DMA จากสัญญาณ DACK ของแชนแนลที่ 1 (DACK1) เมื่อได้รับสัญญาณจาก DACK1 แล้วก็จะทำการรีเซ็ทสัญญาณ DRQ1 (เปลี่ยนจากลอจิก “1” เป็น “0”)

DACK0-DACK3 และ DACK5-DACK7 (DMA ACKNOWLWDGE 0-3 & DMA ACKNOWLEDGE 5-7) สัญญาณทั้งเจ็ดเป็นเอาท์พุทที่แอคตีฟที่ลอจิก “0” ซึ่ง DMA CONTROLLER สร้างขึ้นเพื่อที่จะเป็นการแสดงให้วงจรภายนอกที่ขอ DMA ทราบว่าการขอ DMA นั้นได้รับการตอบสนองแล้ว และ DMA CONTROLLER จะเข้าสู่ขบวนการ DMA เพื่อที่ทำให้การส่งผ่านข้อมูลระหว่างอุปกรณ์ I/O ที่ขอ DMA กับหน่วยความจำเกิดขึ้นโดยตรง โดยสัญญาณ DACK นี้จะทำการแอคตีฟในแชนแนลไหนนั้นก็ขึ้นอยู่กับว่าขบวนการ DMA ที่เกิดขึ้นนั้น เป็นการตอบสนองต่อการขอ DMA ในแชนแนลใด เช่นถ้าขบวนการ DMA ที่เกิดขึ้นนั้นเป็นการตอบสนองต่อการขอ DMA ในแชนแนลที่ 2 (DRQ2) สัญญาณ DACK2 ก็จะแอคตีฟ เป็นต้น

AEN (ADDRESS ENABLE) สัญญาณนี้เป็นเอาท์พุทที่ใช้ในการแสดงว่าบัสไซเคิลที่เกิดขึ้นในช่วงเวลาที่สัญญาณ AEN แอคตีฟ (ลอจิก “1”) นั้นเป็นบัสไซเคิลของขบวนการ DMA

สำหรับเมนบอร์ดของ IBM/PC นั้นจะใช้สัญญาณในการดีสเอเบิล (DISABLE) BUS CONTROLLER และจะใช้ดีสเอเบิลพอร์ท I/O ต่างๆ ที่ไม่เกี่ยวข้องกับขบวนการ DMA ที่เกิดขึ้นนี้ที่จำเป็นต้องทำเช่นนี้ก็เพราะในระหว่างขบวนการ DMA นั้น DMA CONTROLLER จะทำการส่งแอดเดรสของหน่วยความจำออกมาบนบัสแอดเดรส และจะทำให้สัญญาณ IOR หรือ IOW แอคตีฟด้วย ดังนั้นถ้าไม่ทำการดิสเอเบิลพอร์ท I/O ที่ไม่เกี่ยวข้องไว้ ก็อาจจะทำให้พอร์ท I/O ที่มีแอดเดรสตรงกับค่าแอดเดรสบนบัสแอดเดรส (ซึ่งเป็นแอดเดรสของหน่วยความจำ) นั้น ทำการอ่านหรือส่งข้อมูลออกมาบนบัสข้อมูลทำให้เกิดความผิดพลาดขึ้นได้

SBHE (SYSTEM BUS HIGH ENABLE) สัญญาณนี้จะเป็นการแสดงให้ทราบว่ามีการส่งผ่านของข้อมูลในส่วนของไบต์สูง (UPPER BYTE) ลงไปยังบัสข้อมูล (SD8-SD15) อุปกรณ์ประเภท 16 บิทจะใช้สัญญาณ SBHE ในการกำหนดสถานะของบัฟเฟอร์ สำหรับบัสข้อมูล SD8-SD15

MASTER สัญญาณดังกล่าวนี้จะถูกใช้กับสัญญาณ DRQ เพี่อที่จะทำให้การควบคุมของระบบให้ดีขึ้นกว่าเดิม ตัวโปรเซสเซอร์และ DMA CONTROLLER บน I/O CHANNEL ทำการจ่ายสัญญาณ DRQ เข้าไปยัง DMA CHANNEL ในโหมด CASCADE และทำการรับสัญญาณ “DACK” โดยที่ว่าถ้าหากมีการรับสัญญาณ “DACK” แล้วไมโครโปรเซสเซอร์สำหรับ I/O จะทำการดึงสัญญาณ “MASTER” ให้ลงต่ำซึ่งจะเป็นการยอมรับว่ามันจะทำการควบคุมระบบของแอด เดรสข้อมูลและการควบคุม (สภาพดังกล่าวนี้รู้จักกันดีว่าเป็น “TRI STATE”) หลังจากที่สัญญาณ MASTER เป็น “LOW” ไมโครโปรเซสเซอร์ทางด้าน I/O จะทำการคอยในคาบเวลาเท่ากับ CLOCK ของระบบหนึ่งลูก ก่อนที่จะทำการส่งคำสั่งในการอ่านหรือเขียน ถ้าหากสัญญาณดังกล่าวนี้ค้างอยู่ที่ “LOW” มากกว่า 15 uS หน่วยความจำของระบบอาจที่จะสูญเสียอันเนื่องมาจากการขาดซึ่งการรีเฟรช

MEM CS16 (-MEM 16 CHIP SELECT) สัญญาณดังกล่าวนี้เป็นการแสดงว่ามีการส่งผ่านข้อมูล 16 บิทในช่างไซเคิลของหน่วยความจำพร้อมกับ 1 WAIT STATE สัญญาณ “-MEM CS16”ควรที่จะทำการขับโดยตัวขับที่เป็นแบบ OPEN CONTROLLER หรือ TRI-STATE สามารถทำการจ่ายกระแสได้มากถึง 20 mA

I/O CS16 (I/O 16 BIT CHIP SELECT) สัญญาณดังกล่าวนี้เป็นการแสดงว่ามีการส่งผ่านข้อมูล 16 บิทในช่วงไซเคิลของ I/O พร้อมกับ 1 wait state สัญญาณ “I/O CS16” จะทำการแอคตีฟที่ ‘LOW” และจะถูกทำการขับโดยตัวขับที่เป็นแบบ OPEN COLOLETTOR หรือ TRI-STATE ที่สามารถทำการจ่ายกระแสได้มากถึง 20 mA

T/C (TERMINAL COUNT) สัญญาณนี้จะถูกสร้างขึ้นจากการนำเอาสัญญาณเอาท์พุทที่ขา EOP ของ DMA CONTROLLER มากลับลอจิก (โดยใช้เกท INVERTER) ทำให้สัญญาณ T/C นี้แอทตีฟที่ลอจิก “1”

สำหรับสัญญาณนี้จะแอคตีฟเมื่อจำนวนไบท์ในการส่งผ่านข้อมูลของขบวนการ DMA ในแชนแนลใดแชนแนลหนึ่ง ครบตามจำนวนที่กำหนดไว้ โดยทั่วไปแล้วสัญญาณที่จะถูกใช้ในการสิ้นสุดขบวนการ DMA ที่ทำการส่งผ่านข้อมูลเป็นบล็อค เนื่องจากสัญญาณนี้เป็นแอคตีฟโดยไม่แสดงว่าเป็นสัญญาณของแชนแนลใด ดังนั้นจึงต้องทำการนำสัญญาณ T/C นี้ผ่านเกท INVERTER แล้วนำไป OR กับสัญญาณ DACK เพื่อให้สามารถทราบได้ว่า สัญญาณ T/C ที่เกิดขึ้นนั้นเป็นสัญญาณของแชนแนลใด สำหรับในแชนแนลที่ 0 นั้นสัญญาณ T/C จะแอคตีฟในช่วงเวลาที่คงที่

บัสของแหล่งจ่ายไฟของระบบ

+5 Vdc (ขา B3 และ B29) ขาทั้งสองนี้ต่อกับแหล่งจ่ายไฟ DC +5V ของระบบ โดยจะมีค่าความเที่ยงตรง (Regulated) +- 5% คืออยู่ในช่วง +4.75 ถึง +5.25 Vdc

+12 Vdc (ขา B9) ขานี้จะต่อกับแหล่งจ่ายไฟ DC +12V ของระบบค่าความเที่ยงตรง (Regulated) +- 5% คืออยู่ในช่วง +11.4 ถึง +12.6 Vdc

-5 Vdc (ขา B5) ขานี้จะต่อกับแหล่งจ่ายไฟ DC -5V ของระบบค่าความเที่ยงตรง (Regulated) +- 10% คืออยู่ในช่วง + 5.5 ถึง -4.5 Vdc

-12 Vdc (ขา B7) ขานี้จะต่อกับแหล่งจ่ายไฟ DC -12V ของระบบค่าความเที่ยงตรง (Regulated) +- 10% คืออยู่ในช่วง -13.2 ถึง -10.8 Vdc

GND (ขา B1, B10 และ B31) ขาทั้งสามนี้จะต่อเข้ากับกราวด์ (Ground) ของระบบ


จากข้อกำหนดของเครื่องคอมพิวเตอร์ PC/AT ได้กำหนดแอดเดรสของพอร์ตที่สามารถเลือกตำแหน่งที่จะถูกดีโค้ด ให้อยู่ในช่วงแอดเดรสระหว่าง 300H-31FH หากทำการพิจารณาถึงตำแหน่งแอดเดรสที่จะนำเอามาใช้ในการดีโค้ดก็จะได้เป็นดังตารางที่ 4


ตารางที่ 4 รหัสแสดงแอดเดรสของพอร์ตสำหรับการ์ดอินเตอร์เฟส

I/O DECODE A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
300H 1 1 0 0 0 0 0 0 0 0
31FH 1 1 0 0 0 1 1 1 1 1
DECODE RANGE 1 1 0 0 0 X X X X X

การออกแบบวงจร Interface กับ Computer ผ่านทาง Slot ISA แบบ 16 Bits ด้วย FPGA

ในการออกแบบ FPGA เพื่อให้ทำงานเป็นวงจร Interface กับ Computer ผ่านทาง Slot ISA แบบ 16 Bits ลักษณะโครงสร้างของวงจร Interface จะเป็นดังรูปที่ 2

 

รูปที่ 2 วงจร Interface กับ Computer ผ่านทาง Slot ISA 16 Bits ออกแบบด้วย FPGA


จากวงจรในรูปที่ 2 เป็นวงจร Interface กับ Computer ผ่านทาง Slot ISA แบบ 16 Bits ที่ออกแบบด้วยชิพ FPGA สำหรับ Address ที่ Computer อนุญาติให้ติดต่อกับอุปกรณ์ภายนอกจะมีอยู่หลายช่วง Address ด้วยกัน ช่วง Address ที่เราจะใช้อ้างอิงในการออกแบบนี้จะอยู่ในช่วง Address 300H – 31FH สำหรับวงจรที่ได้แสดงให้ดูในรูปที่ 2 นั้นจะติดต่อกับอุปกรณ์ภายนอกเพื่ออ่านหรือเขียนข้อมูลขนาด 16 Bits ที่ Address 300H – 307H นั้นก็คือจะมี Address สำหรับเขียนข้อมูลสู่ Hardware ภายนอกได้ 8 Address และสามารถอ่านข้อมูลจากอุปกรณ์ภายนอกได้ 8 Address เช่นกัน จากวงจรในรูปที่ 2 Module ต่างๆจะมีหน้าที่การทำงานดังต่อไปนี้

- Detect_Range จะทำหน้าที่ในการตรวจสอบสัญญาณ /AEN และสัญญาณ Address บิตที่ 3 ถึงบิตที่ 9 ว่า Computer ต้องการที่จะติดต่ออ่านหรือเขียนข้อมูลกับอุปกรณ์ภายนอกในช่วง Address 300H – 307H หรือไม่ สามารถแสดงตารางความจริงเมื่อมีการติดต่อกับอุปกรณ์ภายนอกที่ช่วง Address 300H – 307H ดังตารางที่ 5

ตารางที่ 5 ตารางความจริงของสัญญาณ /AEN และสัญญาณ Address

I/O DECODE /AEN A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
300H 0 1 1 0 0 0 0 0 0 0 0
301H 0 1 1 0 0 0 0 0 0 0 1
302H 0 1 1 0 0 0 0 0 0 1 0
303H 0 1 1 0 0 0 0 0 0 1 1
304H 0 1 1 0 0 0 0 0 1 0 0
305H 0 1 1 0 0 0 0 0 1 0 1
306H 0 1 1 0 0 0 0 0 1 1 0
307H 0 1 1 0 0 0 0 0 1 1 1
DECODE RANGE 0 1 1 0 0 0 0 0 X X X

 

จากตารางที่ 5 เป็นตารางแสดงการเปลียนแปลงของสัญญาณ /AEN และสัญญาณ Address เมื่อ Computer ต้องการจะติดต่อกับอุปกรณ์ภายนอกที่ Address 300H – 307H จะเห็นว่าสัญญาณ /AEN และสัญญาณ Address A3 – A9 จะมีค่าเป็น “01100000B” หรือ 60H ตลอด เพราะฉนั้นในการออกแบบงจร Interface เราจะทำการตรวจสอบสัญญาณ /AEN และสัญญาณ A3 – A9 ว่ามีค่าทางลอจิกตรงกับค่า 60H หรือไม่หากตรงแสดงว่า Computer กำลังจะส่งข้อมูลหรือรับข้อมูลกับ Hardware ภายนอกในช่วง Address 300H – 307H จะนำสัญญาณที่ได้จาก Detect_Range ไปใช้ร่วมกับสัญญาณ /IOW และ /IOR เพื่อตรวจสอบว่าเป็นการเขียนหรืออ่านข้อมูลต่อไป

- WriteEnable จะทำหน้าที่ในการส่งสัญญาณกระตุ้นไปยังอุปกรณ์ภายนอกที่ต้องการจะรับข้อมูลจาก Computer สามารถแสดงตารางความจริงของ WriteEnable ได้ดังตารางที่ 6

ตารางที่ 6 ตารางความจริงของ WriteEnable

INPUT
OUTPUT
I/O DECODE
/EN
WE7
WE6
WE5
WE4
WE3
WE2
WE1
WE0
300H
0
1
1
1
1
1
1
1
0
301H
0
1
1
1
1
1
1
0
1
302H
0
1
1
1
1
1
0
1
1
303H
0
1
1
1
1
0
1
1
1
304H
0
1
1
1
0
1
1
1
1
305H
0
1
1
0
1
1
1
1
1
306H
0
1
0
1
1
1
1
1
1
307H
0
0
1
1
1
1
1
1
1
X
1
1
1
1
1
1
1
1
1


- ReadEnable จะทำหน้าที่ในการส่งสัญญาณกระตุ้นไปยังอุปกรณ์ภายนอกที่ Computer ต้องการจะอ่านข้อมูล สามารถแสดงตารางความจริงของ ReadEnable ได้ดังตารางที่ 7

ตารางที่ 7 ตารางความจริงของ ReadEnable

INPUT
OUTPUT
I/O DECODE
/EN
RE7
RE6
RE5
RE4
RE3
RE2
RE1
RE0
300H
0
1
1
1
1
1
1
1
0
301H
0
1
1
1
1
1
1
0
1
302H
0
1
1
1
1
1
0
1
1
303H
0
1
1
1
1
0
1
1
1
304H
0
1
1
1
0
1
1
1
1
305H
0
1
1
0
1
1
1
1
1
306H
0
1
0
1
1
1
1
1
1
307H
0
0
1
1
1
1
1
1
1
X
1
1
1
1
1
1
1
1
1


- LPM_BUSTRI ทำหน้าที่ในการส่งผ่านข้อมูลจาก Computer ไปยังอุปกรณ์ภายนอก(Data[15..0] to Data_o[15..0]) และรับข้อมูลจากอุปกรณ์ภายนอกส่งไปยัง Computer (Data_I[15..0] to Data[15..0]) การทำงานจะเป็นแ Bi-directional Bus


จากวงจรในรูปที่ 2 เราสามารถแปลงเป็นไฟล์ Symbol เพื่องสื่อถึงวงจร Interface กับ Computer ผ่านทาง Slot ISA แบบ 16 Bits ได้ดังรูปที่ 3

รูปที่ 3 Symbol ของวงจร Interface กับ Computer ผ่านทาง Slot ISA 16 Bits