» WEBBOARD

inout ใน VHDL

ทำไมเวลากำหนดport inoutแล้วมักจะมีปัญหาในการcompileและsimulator คือในวงจรต้องการที่จะให้มันสามารถที่ที่จะเป็นได้ทั้งinputและoutputตอนแรกก็เขียนแยกแต่ล่ะตัวแล้วนำมาcomponentโดที่กำหนดportไว้เป็นinoutแล้วมันก็compileผ่านแต่พอsimulatorแล้วมันมีwarningตรงที่กำหนดport inout

จากคุณ : เทพ ลาดกระบัง ตั้งกระทู้นี้เมื่อ 17:35 [16/05/2002]

ความคิดเห็นที่1

บางที่คำเตือน เราไม่ต้องไปสนใจก็ได้ครับ ถ้า Complier ผ่านแล้ว ไม่น่ามีปัญหา เพียงแต่เวลา Sim จะต้องกำหนดรูปสัญญาณให้ถูกต้อง คือ Port ที่เป็น INOUT เวลาเป็น INput ตรง Output จะต้องให้เป็น Hight Impedance

อะไรประมาณนี้

จากคุณ : ขาประจำ 14:12 [17/05/2002]

ร่วมด้วยช่วยกันตอบครับ

ชื่อ :
E-Mail :
คำตอบ :		คลิกเพื่อแทรกรูป
	กรุณาป้อนตัวเลขให้ตรงกับภาพ